兆龙高速团队在PCB基材板厂选材把关，玻纤布按照纬纱宽度、经纱的宽度，纬纱之间的间隙，以及经纱之间的间隙进行编号定义，玻纤布对信号的影响主要来自于介电常数不一样，设计迭构时和选材透过经验与电磁场仿真，减少两根传输线的阻抗不一致，降低风险如阻抗不匹配和是信号传输速度不一样(对内和对间延迟)，并改善旁路去耦电容和寄生电感问题。

跟去过去工程经验，焊盘参考平面挖空，同样是为了阻抗的连续性，减少焊盘与参考平面的寄生电容，隔直电容是高速串行通道中阻抗不连续的常见来源，兆龙高速团队利用3D仿真参考平面的铜皮该挖空多少数值，依仿真结果设计出不同的层迭结构,提升阻抗匹配並有效減少回波損失。

信号的输路径中的物理几何结构的任何微小的不连续都会显著降低信号质量，包括信号幅度的损失，信号上升时间的减少和抖动的增加，因此兆龙高速团队在识别高速通道中的这些不连续点，并提供减轻其影响的方法，其中元器件封装焊盘，连接器和信号打孔换层都会造成阻抗不连续及回流路径的变化，这时信号线路额外的接地过孔设计提供连续的回流路径, 减小过孔的寄生效应提升讯号品质,如衰減抖动減少,信道间的串扰也能有效改善。

高速走线对于电路板的最佳信号完整性性能极其重要。兆龙高速团队利用运算软件控制走线宽度以尽量减小走线阻抗容差，同时保持足够的间隔以防止串扰，电源和接地回路必须远离可能中断信号回路的裂缝或空隙，差分对和测量线路必须在其容差范围内，在设计过程中，为了保持良好信号完整性，设计人员遵循 PCB 设计工具的设计规则和约束，能使产品达到协会规格并将有讯号信道达成一致性

可控深度钻孔（CDD），也称为背钻孔。未使用的铜质筒体或分叉短线从印刷电路板通孔中去除，当高速信号在PCB板层之间传输时穿过了一个铜质筒体，就会产生失真，如果信号层中存在分叉短线，并且该短线较长，失真将会成为严重的问题，兆龙团队可在制造完成后，使用稍大的钻头重钻这些孔，去除分叉短线。将孔背钻至可控的深度，接近但不触及过孔使用的最后一层。考虑到制造和材料差异，使背钻孔的遗留短线达到7mil，理想的剩余短线长度应小于10mi,有效将特性阻抗在上升时间35ps时能控制在正负5Ω内。

目前速度最快的SerDes单一通道的带宽已达112Gbps，支持PAM4编码，使得在整个系统中实现高速信号布线会面临许多设计难题，兆龙高速团队设计需要对信号信道路径进行整体分析，研发人员不只关注一个组件，并分析和优化所有组件在整个信道中的相互作用,信道中的每个组件都包含一些设计变量，如组件PCBA本身设计、加工质量、连接器、测试治具线路、SMA和线材，其会影响信道中其他组件的性能，因整体信道要素中几乎都由兆龙自研，所以能掌握产品本身电路板设计，包括布局、布线、材料、层压材料选择、迹线，并搭配线材尺寸和材料特性来设计，考虑插入损耗、回波损耗、串扰、阻抗等变量，设计团队为通道中的每个具体组件建立模型。合并这些组件模型即可创建信道模型，从而建立完整的系统。然后在28Gbps以上的数据速率条件下对系统模型进行仿真、建模、分析与测试，提高串行信道的性能。